１数字串行加法器
在数字串行加法器中，字长为Ｗ的操作数被分为Ｐ个位宽为Ｎ（Ｎ能被Ｗ整除，Ｐ＝Ｗ／Ｎ）的数字，然后从低位开始相加，在Ｐ个时钟内完成加法操作。Ｐ个时钟周期称为一个采样周期（ＳａｍｐｌｅＰｅｒｉｏｄ）。
Ｎ＝２的数字串行加法器结构如图１所示。如果输入操作数的字长为８，那么串行加法器可以在４个时钟周期内完成加法运算。这个加法器只用了两个全加器的资源，比一般的８ｂｉｔ行波进位加法器小。
数字串行加法器的控制也比较简单，输入移位寄存器完成并行－串行转换功能，通过移位操作不断为加法器提供位宽为Ｎ的操作数；Ｃｏｎｔｒｏｌ信号指示了新采样周期的开始，此时ｃａｒｒｙ清零；输出移位寄存器完成串行－并行转换，输出计算结果。
对于特定的输入字长，通过选择不同的Ｎ，可以实现速度、面积不同的数字串行加法器。这样，设计者可以根据实际情况加以选择，提高了设计的灵活性。
图22bit全加器连接示意图
２高速数字串行加法器在ＦＰＧＡ上的实现
由于数字串行加法器要用Ｐ个时钟周期才能完成整个加法操作，因此其工作频率必须足够高。这样，在ＦＰＧＡ上实现时，如何使串行加法器具有尽量高的工作频率就将成为关键问题。下面以Ｘｉｌｉｎｘ公司的ＶｉｒｔｅｘＥ系列ＦＰＧＡ为例，说明如何设计高速数字串行加法器。
ＶｉｒｔｅｘＥ的一个ＣＬＢ（ＣｏｎｆｉｇｕｒａｂｌｅＬｏｇｉｃＢｌｏｃｋ）包含两个ｓｌｉｃｅ，图２为在一个ｓｌｉｃｅ上实现２ｂｉｔ全加器的连接示意图（不相关的逻辑已略去）。
数字串行加法器的结构是行波进位加法器，因此必须尽量减小进位逻辑上的延迟。ＶｉｒｔｅｘＥ的ｓｌｉｃｅ中提供了专用的进位逻辑和布线，充分利用这些资源可以提高加法器的性能。
对ＶｉｒｔｅｘＥ系列，数字串行加法器应选用奇数位宽，这是因为在ＶｉｒｔｅｘＥ中一个ｓｌｉｃｅ包括两个ＬＵＴ(查找表)、两个触发器和一些其它的组合逻辑，因此使用一个ｓｌｉｃｅ刚好可以实现一个１ｂｉｔ的全加器，使用两个ｓｌｉｃｅ可以实现一个３ｂｉｔ的全加器。如果要实现２ｂｉｔ的全加，则需要一个ｓｌｉｃｅ完成２ｂｉｔ的相加和保存，另外还需要一个ｓｌｉｃｅ中的一个寄存器用来存储进位，这样两个ｓｌｉｃｅ整体的利用率就降低很多。数据位宽为２、４、６、８等偶数时都存在这样的问题。图３为Ｎ＝３时加法器的布局布线示意图。由于专用的进位链布线资源仅存在于纵向的两个ｓｌｉｃｅ之间，所以在实现３ｂｉｔ加法器时，使用纵向相邻的两个ｓｌｉｃｅ。
加法器的关键路径在进位链上，其延时为：
ＴＣＫＯ＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ＋ＴＢＸＣＹ＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ＋ＴＣＫＣＹ
＝１．０＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ＋０．５４＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ＋１．３
＝２．８４＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ
式中，ＴＣＫＯ为ＤＦＦ的ＣＬＫ到ＸＱ／ＹＱ的延时，ＴＢＸＣＹ为ＢＸ到ＣＯＵＴ的延时，ＴＣＫＣＹ为ＣＩＮ到ＤＦＦ的建立时间。这些延时的数值可以从手册获得。连线延时包括＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ和＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ的延时。前者是进位链，延时为０;后者为普通连线，延时约为０．４７ｎｓ。因此，总延时约为３．３１ｎｓ，即工作频率约为３００ＭＨｚ。
为了减小延时、提高工作频率，使用ＦＰＧＡＥｄｉｔｏｒ对布局布线进行精确控制，并把加法器做成硬宏，有利于保证多次实例化时的性能。现将使用宏完成的设计和使用ＨＤＬ语言完成的设计在工作频率上做一个比较。使用Ｖｉｒｔｅｘ５０Ｅ－６ｐｑ２４０器件、ｘｓｔ综合器时，用宏完成的３ｂｉｔ数字串行加法器的最高工作频率为３００ＭＨｚ，而用ＨＤＬ完成的相同设计的最高工作频率只有１８６ＭＨｚ。这是由于设计用ＨＤＬ输入时，布局布线工具用了３个ｓｌｉｃｅ，第一个ｓｌｉｃｅ完成２ｂｉｔ全加器，第二个ｓｌｉｃｅ完成１ｂｉｔ全加器，
第三个ｓｌｉｃｅ只用了内部的一个触发器来存储进位，第一、二个ｓｌｉｃｅ之间用进位链连接，延时为０，但是第二、三个ｓｌｉｃｅ之间只能使用普通连线，而且第三个ｓｌｉｃｅ的输入ＣＩＮ到触发器的建立时间较大，因而影响了串行加法器的运行速度。
３数字串行加法器的应用
数字串行加法器可以代替传统加法器用在滤波器、乘法器、累加器等电路的设计中，能大大减小资源占用。下面以在ＣＤＭＡ／ＷＣＤＭＡ系统中广泛应用的匹配滤波器为例说明数字串行加法器的应用。
匹配滤波器是一种无源相关技术，它可以快速实现相关器的功能。匹配滤波器的冲激响应为：
h(ｔ)＝ｓ(Ｔ－ｔ)(０≤ｔ≤Ｔ)
设ｓ(ｔ)为输入波形，则其输出波形为:
可知滤波输出Ｒ(ｔ－Ｔ)是输入信号的自相关函数。
在ＣＤＭＡ、ＷＣＤＭＡ等系统中，匹配滤波使用本地码系列来匹配输入到接收机的采样数据。在滤波器中，本地码序列与接收数据进行相乘、求和操作，得到相关值，相关值越大说明相关程度越高。其工作过程如图４所示。匹配滤波器可以使用移位寄存器和加法器来实现，结构如图５所示，其中，滤波器的系数因子ｈ(ｎ)为本地码序列，输入ｘ(ｎ)为接收数据，数据每移位一次，滤波器计算一次输出结果。当移动到两个序列相位对齐时，就产生一个相关峰值输出。
系统对匹配滤波的设计要求是：匹配长度为２５６，输入四路数据，每一路经过７ｂｉｔ量化、速率为７．６８ＭＨｚ，即滤波器的处理速度为４×７．６８＝３０．７２ＭＨｚ。对于这样一个匹配滤波器，有很多种实现方法，例如在高速率下可以通过旋转数据／旋转本地码序列或者通过动态、静态数据互换来简化设计。这些方法都用到一个比较大型的加法树，如果用一般加法器实现，将占用大量的资源，因此有必要加以改进。
设计中用到的加法树有２５６个７ｂｉｔ输入，计算结果为１５ｂｉｔ。采用一般加法器实现的结构如图６(ａ)所示，在ＶｉｒｔｅｘＥ中约占１１００个ｓｌｉｃｅ，资源消耗过大。为了减小资源消耗、提高设计密度，使用上述３ｂｉｔ数字串行加法器对加法树进行改进，改进后的结构如图６(ｂ)所示。由于减小了加法器的运算宽度，大大降低了使用的逻辑资源，整个加法树大约只用５１２个ｓｌｉｃｅ。
使用数字串行加法树完成加法运算需要的时钟周期与加法器的位宽有关，增加加法器的位宽可以减小运算需要的时钟周期、提高滤波器的数据吞吐量，但是也增加了硬件资源的消耗。所以在处理能力满足的条件下，应该选择比较小的位宽。列出了用不同位宽的数字串行加法器实现的加法树的工作频率和占用资源，选用器件为ＸＣＶ２００Ｅ－６ＢＧ３５２，综合工具为ＸＳＴ。
对于本设计，如果使用１ｂｉｔ的数字串行加法器，数据经过加法树之后从７ｂｉｔ扩展成１５ｂｉｔ，所以数据完全输出需要１５个时钟周期。根据这些要求，为了使得滤波器达到３０．７２ＭＨｚ的处理速度，１ｂｉｔ的串行加法器必须工作在１５×３０．７２＝４６０．８ＭＨｚ。如果使用３ｂｉｔ串行加法器，数据完全输出需要１５／３个时钟周期，即加法器的工作频率应为５×３０．７２＝１５３．６ＭＨｚ。３ｂｉｔ的数字串行加法树可以满足设计要求，而资源占用是一般加法树的５０％。
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